第 1章 數(shù)字邏輯基礎(chǔ)

1.1　概述

1.1.1　數(shù)字信號(hào)及模擬信號(hào)

1.1.2　數(shù)字抽象

1.1.3　數(shù)字信號(hào)傳輸時(shí)對(duì)“0”、“1”的處理

1.2　數(shù)制與碼制

1.2.1　數(shù)制

1.2.2　碼制

1.2.3　常用編碼

1.3　數(shù)字邏輯設(shè)計(jì)基礎(chǔ)

1.3.1　邏輯代數(shù)

1.3.2　邏輯函數(shù)的表示方法

1.3.3　邏輯函數(shù)的化簡(jiǎn)

1.3.4　邏輯門電路

習(xí)題

第　2章 組合邏輯電路

2.1　概述

2.2　組合邏輯電路的分析

2.2.1　組合邏輯電路的分析方法

2.2.2　組合邏輯電路的分析舉例

2.3　常用的組合邏輯電路

2.3.1　編碼器

2.3.2　譯碼器

2.3.3　數(shù)據(jù)選擇器

2.3.4　數(shù)值比較器

2.3.5　加法器

2.3.6　乘法器

2.4　組合邏輯電路的設(shè)計(jì)

2.4.1　組合邏輯電路的設(shè)計(jì)方法

2.4.2　組合邏輯電路的設(shè)計(jì)舉例

2.4.3　利用已有組合集成電路實(shí)現(xiàn)其他組合邏輯函數(shù)

2.5　組合邏輯電路的時(shí)序分析

習(xí)題

第3章　時(shí)序邏輯電路

3.1　概述

3.1.1　時(shí)序電路的基本概念及特點(diǎn)

3.1.2　時(shí)序電路邏輯功能的表示方法

3.1.3　時(shí)序電路的分類

3.2　鎖存器及觸發(fā)器

3.2.1　鎖存器

3.2.2　觸發(fā)器

3.3　時(shí)序電路的分析

3.3.1　時(shí)序電路的分析方法

3.3.2　時(shí)序電路的分析舉例

3.4　常用的時(shí)序邏輯電路

3.4.1　寄存器

3.4.2　計(jì)數(shù)器

3.5　時(shí)序電路的設(shè)計(jì)方法

3.5.1　時(shí)序電路的設(shè)計(jì)方法

3.6　時(shí)序邏輯電路時(shí)序分析的基本概念

習(xí)題

第4章　硬件描述語(yǔ)言Verilog HDL

4.1　HDL簡(jiǎn)介

4.1.1　關(guān)于硬件描述語(yǔ)言

4.1.2　Verilog HDL的特點(diǎn)

4.1.3　硬件描述語(yǔ)言的發(fā)展趨勢(shì)

4.2　初步認(rèn)知

4.2.1　門級(jí)風(fēng)格的描述

4.2.2　數(shù)據(jù)流風(fēng)格的描述

4.2.3　行為風(fēng)格的描述

4.2.4　測(cè)試平臺(tái)的編寫

4.2.5　使用Modelsim進(jìn)行仿真

4.2.6　Verilog HDL在電路綜合中的應(yīng)用

4.3　Verilog HDL基本知識(shí)

4.3.1　標(biāo)識(shí)符和關(guān)鍵字

4.3.2　編寫格式

4.3.3　模塊和端口

4.3.4　系統(tǒng)任務(wù)和系統(tǒng)函數(shù)

4.3.5　常用編譯器指令

4.4　數(shù)據(jù)類型、操作符和表達(dá)式

4.4.1　值的種類

4.4.2　數(shù)據(jù)類型

4.4.3　操作數(shù)

4.4.4　操作符

4.4.5　表達(dá)式

4.5　數(shù)據(jù)流建模

4.5.1　關(guān)于數(shù)據(jù)流建模

4.5.2　連續(xù)賦值語(yǔ)句

4.5.3　延遲

4.6　行為級(jí)建模

4.6.1　過(guò)程結(jié)構(gòu)

4.6.2　時(shí)序控制

4.6.3　語(yǔ)句塊

4.6.4　過(guò)程性賦值

4.6.5　過(guò)程性連續(xù)賦值

4.6.6　連續(xù)賦值、過(guò)程性賦值和過(guò)程性連續(xù)賦值

4.6.7　分支語(yǔ)句

4.6.8　循環(huán)控制語(yǔ)句

4.6.9　任務(wù)和函數(shù)

4.7　結(jié)構(gòu)建模

4.7.1　Verilog HDL的4個(gè)抽象層次

4.7.2　內(nèi)置基本門級(jí)元件

4.7.3　結(jié)構(gòu)建模

4.7.4　用戶自定義基本元件（UDP）

4.8　測(cè)試平臺(tái)及測(cè)試激勵(lì)的建立

4.8.1　關(guān)于測(cè)試平臺(tái)

4.8.2　測(cè)試激勵(lì)的建立

4.9　良好的編程風(fēng)格

習(xí)題

第5章　基于EDA的數(shù)字邏輯電路設(shè)計(jì)基礎(chǔ)

5.1　EDA技術(shù)簡(jiǎn)介

5.1.1　EDA技術(shù)及其發(fā)展

5.1.2　EDA技術(shù)實(shí)現(xiàn)的目標(biāo)

5.1.3　EDA和傳統(tǒng)設(shè)計(jì)方法的比較

5.1.4　EDA技術(shù)的發(fā)展趨勢(shì)

5.2　EDA設(shè)計(jì)流程及工具

5.2.1　數(shù)字系統(tǒng)設(shè)計(jì)的一般步驟

5.2.2　EDA工具及其作用

5.3　FPGA簡(jiǎn)介

5.3.1　關(guān)于FPGA

5.3.2　FPGA的基本分類

5.3.3　FPGA的體系結(jié)構(gòu)

5.3.4　FPGA主流廠商簡(jiǎn)介

5.3.5　集成開(kāi)發(fā)環(huán)境Libero IDE

5.4　IP核基礎(chǔ)

5.4.1　IP技術(shù)概述

5.4.2　Actel IP核簡(jiǎn)介

5.5　EDA開(kāi)發(fā)綜合實(shí)例1：Modelsim的使用

5.5.1　門級(jí)（結(jié)構(gòu)）風(fēng)格的描述

5.5.2　數(shù)據(jù)流風(fēng)格的描述

5.5.3　行為風(fēng)格的描述

5.5.4　混合風(fēng)格的描述

5.5.5　編寫測(cè)試平臺(tái)

5.5.6　在Modelsim中進(jìn)行仿真

5.6　EDA開(kāi)發(fā)綜合實(shí)例2：Libero IDE完整設(shè)計(jì)流程

5.6.1　真值表

5.6.2　邏輯表達(dá)式

5.6.3　用Verilog描述2-4譯碼器

5.6.4　編寫測(cè)試平臺(tái)

5.6.5　FPGA開(kāi)發(fā)完整流程

5.7　EDA開(kāi)發(fā)綜合實(shí)例3：SmartDesign的使用

5.7.1　使用半加器構(gòu)造全加器

5.7.2　與現(xiàn)有的全加器對(duì)比

5.7.3　改造為2位串行進(jìn)位加法器

5.7.4　調(diào)用IP核創(chuàng)建2位串行進(jìn)位加法器

5.8　本章小結(jié)

第6章　基于EDA的組合電路設(shè)計(jì)、綜合及驗(yàn)證

6.1　基本邏輯門電路

6.1.1　基本邏輯門電路的Verilog設(shè)計(jì)

6.1.2　基本邏輯門電路的綜合

6.1.3　測(cè)試平臺(tái)設(shè)計(jì)

6.1.4　基本邏輯門電路的驗(yàn)證

6.2　編碼器

6.2.1　8-3編碼器（一）

6.2.2　8-3編碼器（二）

6.2.3　8-3編碼器（三）

6.2.4　74HC148設(shè)計(jì)

6.3　譯碼器

6.3.1　3-8譯碼器（一）

6.3.2　3-8譯碼器（二）

6.3.3　擴(kuò)展型4511設(shè)計(jì)

6.4　數(shù)據(jù)選擇器

6.4.1　4選1數(shù)據(jù)選擇器（一）

6.4.2　4選1數(shù)據(jù)選擇器（二）

6.4.3　4選1數(shù)據(jù)選擇器（三）

6.4.4　4選1數(shù)據(jù)選擇器（四）

6.5　數(shù)值比較器

6.5.1　4位數(shù)值比較器（一）

6.5.2　4位數(shù)值比較器（二）

6.5.3　74HC85設(shè)計(jì)

6.6　加法器

6.6.1　1位半加器（一）

6.6.2　1位半加器（二）

6.6.3　1位半加器（三）

6.6.4　1位全加器（一）

6.6.5　1位全加器（二）

6.6.6　1位全加器（三）

6.6.7　4位串行（行波）進(jìn)位加法器（一）

6.6.8　4位串行進(jìn)位加法器（二）

6.6.9　4位超前進(jìn)位加法器

6.7　乘法器

6.7.1　無(wú)符號(hào)4位乘法器

6.7.2　有符號(hào)4位乘法器

6.8　組合邏輯電路的競(jìng)爭(zhēng)冒險(xiǎn)問(wèn)題

6.8.1　競(jìng)爭(zhēng)冒險(xiǎn)分析

6.8.2　競(jìng)爭(zhēng)冒險(xiǎn)的解決

6.8.3　更進(jìn)一步的分析

6.9　組合邏輯電路的綜合性實(shí)例

6.9.1　實(shí)例一：補(bǔ)碼生成電路

6.9.2　實(shí)例二：有符號(hào)數(shù)的比較電路設(shè)計(jì)

6.9.3　實(shí)例三：有符號(hào)數(shù)的加法電路設(shè)計(jì)

6.9.4　實(shí)例四：八位二進(jìn)制數(shù)轉(zhuǎn)換為十進(jìn)制數(shù)電路設(shè)計(jì)

6.9.5　實(shí)例五：編碼器擴(kuò)展電路設(shè)計(jì)

習(xí)題

第7章　基于EDA的時(shí)序電路設(shè)計(jì)、綜合及驗(yàn)證

7.1　鎖存器

7.1.1　RS鎖存器（基本）一

7.1.2　RS鎖存器（基本）二

7.1.3　門控D鎖存器一

7.1.4　門控D鎖存器二

7.1.5　帶清零D鎖存器一

7.1.6　帶清零D鎖存器二

7.2　觸發(fā)器

7.2.1　D觸發(fā)器一

7.2.2　D觸發(fā)器二（異步清零邊沿觸發(fā)）

7.2.3　D觸發(fā)器三（同步清零邊沿觸發(fā)型）

7.2.4　JK觸發(fā)器

7.2.5　RS觸發(fā)器

7.2.6　T觸發(fā)器（異步清零）

7.3　寄存器

7.3.1　基本寄存器一

7.3.2　基本寄存器二（異步清零異步置1）

7.3.3　移位寄存器一（并入并出單向左移）

7.3.4　移位寄存器二（并入串出單向左移）

7.3.5　移位寄存器三（串入并出單向左移）

7.3.6　移位寄存器四（串入串出單向移位）

7.4　寄存器傳輸

7.4.1　基本概念

7.4.2　微操作種類

7.4.3　單寄存器微操作

7.5　計(jì)數(shù)器

7.5.1　計(jì)數(shù)器一（四位二進(jìn)制加法）

7.5.2　計(jì)數(shù)器二（帶置數(shù)）

7.5.3　74HC161設(shè)計(jì)

7.6　有限狀態(tài)機(jī)

7.6.1　有限狀態(tài)機(jī)概述

7.6.2　有限狀態(tài)機(jī)的設(shè)計(jì)方法

7.6.3　基于狀態(tài)轉(zhuǎn)換圖（STG）的FSM設(shè)計(jì)實(shí)例

7.6.4　基于算法狀態(tài)圖（ASM）的FSM設(shè)計(jì)實(shí)例

7.6.5　狀態(tài)機(jī)設(shè)計(jì)總結(jié)

7.7　時(shí)序邏輯電路的綜合性實(shí)例

7.7.1　實(shí)例一：計(jì)數(shù)器數(shù)碼管顯示電路設(shè)計(jì)

7.7.2　實(shí)例二：4位數(shù)碼管動(dòng)態(tài)掃描顯示電路的設(shè)計(jì)

7.7.3　實(shí)例三：交通燈控制器

7.7.4　實(shí)例四：鍵盤掃描器和編碼器

7.7.5　實(shí)例五：短跑計(jì)時(shí)器

習(xí)題

第8章　數(shù)字邏輯的綜合

8.1　關(guān)于綜合的再介紹

8.1.1　邏輯綜合

8.1.2　RTL綜合

8.1.3　高級(jí)綜合

8.2　Verilog HDL基本語(yǔ)句的綜合

8.2.1連續(xù)性賦值語(yǔ)句

8.2.2過(guò)程賦值語(yǔ)句的綜合

8.2.3邏輯運(yùn)算符的綜合

8.2.4算術(shù)運(yùn)算符的綜合

8.2.5關(guān)系運(yùn)算符的綜合

8.2.6移位（shift）運(yùn)算符的綜合

8.2.7　位選擇綜合

8.2.8條件表達(dá)式的綜合

8.2.9　always語(yǔ)句的綜合

8.2.10　if語(yǔ)句的綜合

8.2.11　case語(yǔ)句的綜合

8.2.12循環(huán)語(yǔ)句的綜合

8.2.13　函數(shù)的綜合

8.2.14任務(wù)的綜合

8.2.15任意值/高阻的綜合

8.2.16　鎖存器的綜合

8.3　可綜合問(wèn)題

參考文獻(xiàn)