第1章 數(shù)字邏輯基礎(chǔ) 1.1 數(shù)字邏輯的發(fā)展史 1.2 SPICE仿真工具基礎(chǔ) 1.2.1 SPICE的分析功能 1.2.2 SPICE的分析流程 1.3開關(guān)系統(tǒng) 1.3.1 0和1的概念 1.3.2 開關(guān)系統(tǒng)的優(yōu)勢 1.3.3 晶體管作為開關(guān) 1.3.4 半導(dǎo)體物理器件 1.3.5 半導(dǎo)體邏輯電路 1.3.6 邏輯電路符號 1.4 半導(dǎo)體數(shù)字集成電路 1.4.1 集成電路發(fā)展 1.4.2 集成電路構(gòu)成 1.4.3 集成電路版圖 1.5 基本邏輯門及特性 1.5.1 基本邏輯門 1.5.2 基本邏輯門集成電路 1.5.3 邏輯門電路的傳輸特性 1.5.4 不同邏輯門的連接 1.6 邏輯代數(shù)理論 1.6.1 邏輯代數(shù)中運(yùn)算關(guān)系 1.6.2 邏輯函數(shù)表達(dá)式 1.7 邏輯表達(dá)式的化簡 1.7.1 使用運(yùn)算律化簡邏輯表達(dá)式 1.7.2 使用卡諾圖化簡邏輯表達(dá)式 1.7.3 不完全指定邏輯功能的化簡 1.7.4 輸入變量的卡諾圖表示 1.8 毛刺產(chǎn)生及消除 1.9 數(shù)字碼制表示和轉(zhuǎn)換 1.9.1 數(shù)字碼制表示 1.9.2 數(shù)字碼制轉(zhuǎn)換 第2章 數(shù)字邏輯電路 2.1 組合邏輯電路 2.1.1 編碼器 2.1.2 譯碼器 2.1.3 碼轉(zhuǎn)換器 2.1.4 多路選擇器 2.1.5 數(shù)字比較器 2.1.6 加法器 2.1.7 減法器 2.1.8 加法器/減法器 2.1.9 乘法器 2.2 時序邏輯電路 2.2.1 時序邏輯電路類型 2.2.2 時序邏輯電路特點(diǎn) 2.2.3 基本SR鎖存器 2.2.4 同步SR鎖存器 2.2.5 D鎖存器 2.2.6 D觸發(fā)器 2.2.7 其他觸發(fā)器 2.2.8 普通寄存器 2.2.9 移位寄存器 2.3 存儲器 2.3.1存儲器的分類 2.3.2存儲器工作原理 2.3.3易失性存儲器 2.3.4非易失性存儲器 2.4有限狀態(tài)機(jī) 2.4.1有限狀態(tài)機(jī)的原理 2.4.2狀態(tài)圖表示及實(shí)現(xiàn) 2.4.3三位計(jì)數(shù)器的設(shè)計(jì)與實(shí)現(xiàn) 第3章可編程邏輯器件原理 3.1可編程邏輯器件發(fā)展歷史 3.2可編程邏輯器件工藝 3.3可編程邏輯器件結(jié)構(gòu) 3.3.1PROM結(jié)構(gòu) 3.3.2PAL結(jié)構(gòu) 3.3.3PLA結(jié)構(gòu) 3.4復(fù)雜可編程邏輯器件結(jié)構(gòu) 3.4.1功能塊 3.4.2宏單元 3.4.3快速連接開關(guān)陣列 3.4.4輸入/輸出塊 3.5現(xiàn)場可編程門陣列結(jié)構(gòu) 3.5.1查找表結(jié)構(gòu)原理 3.5.2可配置的邏輯塊 3.5.3時鐘管理資源 3.5.4塊存儲器資源 3.5.5互聯(lián)資源 3.5.6DSP切片 3.5.7輸入/輸出塊 3.5.8XADC模塊 3.6Xilinx 7系列FPGA產(chǎn)品 第4章Vivado集成開發(fā)環(huán)境設(shè)計(jì)流程 4.1Vivado集成開發(fā)環(huán)境 4.2創(chuàng)建新的設(shè)計(jì)工程 4.3創(chuàng)建并添加一個新的設(shè)計(jì)文件 4.4詳細(xì)描述 4.4.1詳細(xì)描述的原理 4.4.2詳細(xì)描述的實(shí)現(xiàn)過程 4.5設(shè)計(jì)行為級仿真 4.6設(shè)計(jì)綜合和分析 4.6.1綜合過程的關(guān)鍵問題 4.6.2執(zhí)行設(shè)計(jì)綜合 4.6.3查看綜合報(bào)告 4.7約束文件對話框 4.7.1約束文件 4.7.2I/O規(guī)劃器的功能 4.7.3實(shí)現(xiàn)約束 4.8設(shè)計(jì)實(shí)現(xiàn)和分析 4.8.1設(shè)計(jì)實(shí)現(xiàn)原理 4.8.2設(shè)計(jì)實(shí)現(xiàn)及分析 4.9設(shè)計(jì)時序仿真 4.10生成并下載比特流文件 4.10.1FPGA配置原理 4.10.2生成比特流文件 4.10.3下載比特流文件 4.11生成并燒寫PROM文件 第5章Verilog HDL規(guī)范 5.1Verilog HDL發(fā)展 5.2Verilog HDL程序結(jié)構(gòu) 5.2.1模塊聲明 5.2.2模塊端口定義 5.2.3邏輯功能定義 5.3Verilog HDL描述方式 5.3.1行為級描述 5.3.2數(shù)據(jù)流描述 5.3.3結(jié)構(gòu)級描述 5.3.4開關(guān)級描述 5.4Verilog HDL要素 5.4.1注釋 5.4.2間隔符 5.4.3標(biāo)識符 5.4.4關(guān)鍵字 5.4.5系統(tǒng)任務(wù)和函數(shù) 5.4.6編譯器指令 5.4.7運(yùn)算符 5.4.8數(shù)字 5.4.9字符串 5.4.10屬性 5.5Verilog HDL數(shù)據(jù)類型 5.5.1值的集合 5.5.2網(wǎng)絡(luò)和變量 5.5.3向量 5.5.4強(qiáng)度 5.5.5隱含聲明 5.5.6網(wǎng)絡(luò)類型 5.5.7寄存器類型 5.5.8整型、實(shí)數(shù)型、時間型和實(shí)時時間 5.5.9數(shù)組 5.5.10參數(shù) 5.5.11Verilog HDL名字空間 5.6Verilog HDL表達(dá)式 5.6.1操作符 5.6.2操作數(shù) 5.6.3延遲表達(dá)式 5.6.4表達(dá)式的位寬 5.6.5有符號表達(dá)式 5.6.6分配和截?cái)?5.7Verilog HDL分配 5.7.1連續(xù)分配 5.7.2過程分配 5.8Verilog HDL門級和開關(guān)級描述 5.8.1門和開關(guān)聲明 5.8.2邏輯門 5.8.3輸出門 5.8.4三態(tài)門 5.8.5MOS開關(guān) 5.8.6雙向傳輸開關(guān) 5.8.7CMOS開關(guān) 5.8.8pull門 5.9Verilog HDL用戶自定義原語 5.9.1UDP定義 5.9.2組合電路UDP 5.9.3電平觸發(fā)的時序UDP 5.9.4邊沿觸發(fā)的時序UDP 5.9.5邊沿和電平觸發(fā)的混合行為 5.10Verilog HDL行為描述語句 5.10.1過程語句 5.10.2過程連續(xù)分配 5.10.3條件語句 5.10.4case語句 5.10.5循環(huán)語句 5.10.6過程時序控制 5.10.7語句塊 5.10.8結(jié)構(gòu)化的過程 5.11Verilog HDL任務(wù)和函數(shù) 5.11.1任務(wù)和函數(shù)的區(qū)別 5.11.2定義和使能任務(wù) 5.11.3禁止命名的塊和任務(wù) 5.11.4聲明和調(diào)用函數(shù) 5.12Verilog HDL層次化結(jié)構(gòu) 5.12.1模塊和模塊例化 5.12.2覆蓋模塊參數(shù)值 5.12.3端口 5.12.4生成結(jié)構(gòu) 5.12.5層次化的名字 5.12.6向上名字引用 5.12.7范圍規(guī)則 5.13Verilog HDL設(shè)計(jì)配置 5.13.1配置格式 5.13.2庫 5.13.3配置例子 5.14Verilog HDL指定塊 5.14.1模塊路徑聲明 5.14.2為路徑分配延遲 5.14.3混合模塊路徑延遲和分布式延遲 5.14.4驅(qū)動布線邏輯 5.14.5脈沖過濾行為的控制 5.15Verilog HDL時序檢查 5.15.1使用一個穩(wěn)定窗口檢查時序 5.15.2時鐘和控制信號的時序檢查 5.15.3邊沿控制標(biāo)識符 5.15.4提示符：用戶定義對時序沖突的響應(yīng) 5.15.5使能帶有條件的時序檢查 5.15.6時序檢查中的矢量信號 5.15.7負(fù)時序檢查 5.16Verilog HDL SDF逆向注解 5.16.1SDF注解器 5.16.2映射SDF結(jié)構(gòu)到Verilog 5.16.3多個注解 5.16.4多個SDF文件 5.16.5脈沖限制注解 5.16.6SDF到Verilog延遲值映射 5.17Verilog HDL系統(tǒng)任務(wù)和函數(shù) 5.17.1顯示任務(wù) 5.17.2文件I/O任務(wù)和函數(shù) 5.17.3時間標(biāo)度任務(wù) 5.17.4仿真控制任務(wù) 5.17.5隨機(jī)分析任務(wù) 5.17.6仿真時間函數(shù) 5.17.7轉(zhuǎn)換函數(shù) 5.17.8概率分布函數(shù) 5.17.9命令行輸入 5.17.10數(shù)學(xué)函數(shù) 5.18Verilog HDL的VCD文件 5.18.1Vivado創(chuàng)建四態(tài)VCD文件 5.18.2Verilog源創(chuàng)建四態(tài)VCD文件 5.18.3四態(tài)VCD文件格式 5.19Verilog HDL編譯器指令 5.19.1`celldefine和`endcelldefine 5.19.2`default_nettype 5.19.3`define和`undef 5.19.4`ifdef、 `else、 `elsif、 `endif、 `ifndef 5.19.5`include 5.19.6`resetall 5.19.7`line 5.19.8`timescale 5.19.9`unconnected_drive和`nounconnected_drive 5.19.10`pragma 5.19.11`begin_keywords和`end_keyword 5.20Verilog HDL（IEEE 1364—2005）關(guān)鍵字列表 第6章基本數(shù)字邏輯單元Verilog HDL描述 6.1組合邏輯電路Verilog HDL描述 6.1.1邏輯門Verilog HDL描述 6.1.2編碼器Verilog HDL描述 6.1.3譯碼器Verilog HDL描述 6.1.4多路選擇器Verilog HDL描述 6.1.5數(shù)字比較器Verilog HDL描述 6.1.6總線緩沖器Verilog HDL描述 6.2數(shù)據(jù)運(yùn)算操作Verilog HDL描述 6.2.1加法操作Verilog HDL描述 6.2.2減法操作Verilog HDL描述 6.2.3乘法操作Verilog HDL描述 6.2.4除法操作Verilog HDL描述 6.2.5算術(shù)邏輯單元Verilog HDL描述 6.3時序邏輯電路Verilog HDL描述 6.3.1觸發(fā)器和鎖存器Verilog HDL描述 6.3.2計(jì)數(shù)器Verilog HDL描述 6.3.3移位寄存器Verilog HDL描述 6.3.4脈沖寬度調(diào)制Verilog HDL描述 6.4存儲器Verilog HDL描述 6.4.1ROM的Verilog HDL描述 6.4.2RAM的Verilog HDL描述 6.5有限自動狀態(tài)機(jī)Verilog HDL描述 6.5.1FSM設(shè)計(jì)原理 6.5.2FSM的應(yīng)用——序列檢測器的實(shí)現(xiàn) 6.5.3FSM的應(yīng)用——交通燈的實(shí)現(xiàn) 6.6算法狀態(tài)機(jī)Verilog HDL描述 6.6.1算法狀態(tài)機(jī)原理 6.6.2ASM到Verilog HDL的轉(zhuǎn)換 第7章復(fù)雜數(shù)字系統(tǒng)設(shè)計(jì)和實(shí)現(xiàn) 7.1設(shè)計(jì)所用外設(shè)的原理 7.1.1LED驅(qū)動原理 7.1.2開關(guān)驅(qū)動原理 7.1.37段數(shù)碼管驅(qū)動原理 7.1.4VGA顯示器原理 7.1.5通用異步接收發(fā)送器原理 7.2系統(tǒng)中各個模塊的功能 7.3創(chuàng)建新的設(shè)計(jì)工程 7.4Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)流程 7.4.1創(chuàng)建divclk1.v文件 7.4.2創(chuàng)建divclk2.v文件 7.4.3創(chuàng)建divclk3.v文件 7.4.4創(chuàng)建divclk4.v文件 7.4.5創(chuàng)建pwm_led.v文件 7.4.6創(chuàng)建counter4b.v文件 7.4.7創(chuàng)建seg7display.v文件 7.4.8創(chuàng)建uart.v文件 7.4.9創(chuàng)建顯示處理文件 7.4.10創(chuàng)建top.v文件 7.5添加XDC約束 7.6設(shè)計(jì)下載和驗(yàn)證 第8章數(shù)模混合系統(tǒng)設(shè)計(jì) 8.1信號采集和處理的實(shí)現(xiàn) 8.1.1XADC模塊原理 8.1.2XADC原語 8.1.31602字符LCD模塊原理 8.1.4信號采集、處理和顯示的實(shí)現(xiàn) 8.2信號發(fā)生器的實(shí)現(xiàn) 8.2.1DAC工作原理 8.2.2函數(shù)信號產(chǎn)生原理 8.2.3設(shè)計(jì)實(shí)現(xiàn) 第9章片上嵌入式系統(tǒng)的構(gòu)建和實(shí)現(xiàn) 9.1ARM AMBA規(guī)范 9.2Cortex-M1內(nèi)部結(jié)構(gòu)和功能 9.2.1處理器內(nèi)核及寄存器組 9.2.2Cortex-M1存儲空間及映射 9.2.3系統(tǒng)控制寄存器 9.2.4內(nèi)核存儲器接口 9.2.5嵌套向量中斷控制器 9.2.6總線主設(shè)備 9.2.7AHB-PPB 9.2.8調(diào)試 9.3Cortex-M1系統(tǒng)時鐘和復(fù)位 9.4Cortex-M1嵌入式系統(tǒng)硬件設(shè)計(jì) 9.4.1建立新的嵌入式設(shè)計(jì)工程 9.4.2定制7段數(shù)碼管IP核 9.4.3定制按鍵消抖IP核 9.4.4設(shè)置IP核路徑 9.4.5連接IP構(gòu)建嵌入式系統(tǒng)硬件 9.4.6對塊設(shè)計(jì)進(jìn)行預(yù)處理 9.5Cortex-M1指令系統(tǒng) 9.5.1Thumb指令集 9.5.2匯編語言格式 9.5.3寄存器訪問指令——MOVE 9.5.4寄存器訪問指令——LOAD 9.5.5存儲器訪問指令——STORE 9.5.6多個數(shù)據(jù)訪問指令 9.5.7堆棧訪問指令 9.5.8算術(shù)運(yùn)算指令 9.5.9邏輯操作指令 9.5.10移位操作指令 9.5.11逆序操作指令 9.5.12擴(kuò)展操作指令 9.5.13程序流控制指令 9.5.14存儲器屏障指令 9.5.15異常相關(guān)指令 9.5.16休眠相關(guān)的指令 9.5.17其他指令 9.6Cortex-M1嵌入式系統(tǒng)軟件設(shè)計(jì) 9.6.1建立嵌入式軟件工程 9.6.2設(shè)置選項(xiàng) 9.6.3添加匯編文件 9.6.4添加頭文件 9.6.5添加主文件 9.6.6生成HEX文件 9.7處理并驗(yàn)證設(shè)計(jì) 第10章圖像采集、處理系統(tǒng)的構(gòu)建和實(shí)現(xiàn) 10.1圖像傳感器的原理和驅(qū)動 10.1.1傳感器結(jié)構(gòu)和功能 10.1.2傳感器引腳功能定義 10.1.3SCCB接口驅(qū)動時序 10.1.4SCCB接口驅(qū)動的實(shí)現(xiàn) 10.2Sobel算子基本原理和實(shí)現(xiàn)方法 10.3RGB444數(shù)據(jù)捕獲原理及實(shí)現(xiàn) 10.4系統(tǒng)整體結(jié)構(gòu)和子模塊設(shè)計(jì) 10.4.1Vivado中的系統(tǒng)整體結(jié)構(gòu) 10.4.2時鐘發(fā)生器的配置 10.4.3片內(nèi)RAM模塊的配置 10.4.4VGA驅(qū)動模塊 10.4.5行緩存模塊