數(shù)字邏輯EDA設(shè)計與實踐（第2版）——MAX+plusII與QuartusII雙劍合壁
定 價：39 元
- 作者：劉昌華，張希編著
- 出版時間：2009/7/1
- ISBN：9787118063615
- 出 版 社：國防工業(yè)出版社
- 中圖法分類：TN790.2
- 頁碼：11,336頁
- 紙張：膠版紙
- 版次：2
- 開本：16K
本書全面介紹了EDA技術(shù)、可編程邏輯器件CPLD/FPGA的基本概念和基本知識、MAX+plusⅡ和QuartusⅡ等EDA開發(fā)工具的使用方法和技巧等內(nèi)容。
第1章 EDA概述
1.1 EDA技術(shù)及其發(fā)展
1.1.1 EDA技術(shù)的發(fā)展歷程
1.1.2 EDA技術(shù)的主要內(nèi)容
1.1.3 EDA技術(shù)的發(fā)展趨勢
1.2 硬件描述語言
1.3 EDA技術(shù)的層次化設(shè)計方法與流程
1.3.1 EDA技術(shù)的層次化設(shè)計方法
1.3.2 基于EDA技術(shù)的數(shù)字邏輯系統(tǒng)設(shè)計流程
1.4 EDA技術(shù)在“數(shù)字邏輯”課程中的應(yīng)用
1.5 EDA軟件簡介
1.6 互聯(lián)網(wǎng)上的EDA資源
習(xí)題
第2章 可編程邏輯基礎(chǔ)
2.1 可編程邏輯器件的發(fā)展歷程及特點(diǎn)
2.1.1 可編程邏輯器件的發(fā)展歷程
2.1.2 可編程邏輯器件的特點(diǎn)
2.2 可編程邏輯器件的分類
2.2.1 按集成度分類
2.2.2 按編程特性分類
2.2.3 按結(jié)構(gòu)分類
2.3 簡單PLD原理
2.3.1 PLD中陣列的表示方法
2.3.2 PROM
2.3.3 PLA器件
2.3.4 PAL器件
2.3.5 GAL器件
2.4 CPLD
2.4.1 CPLD的基本結(jié)構(gòu)
2.4.2 Altera公司MAX系列CPLD簡介
2.5 FPGA
2.5.1 FPGA的基本結(jié)構(gòu)
2.5.2 Ahera公司FPGA系列FLEX 10K器件的結(jié)構(gòu)
2.5.3 嵌入陣列塊
2.5.4 邏輯陣列塊
2.5.5 邏輯單元
2.5.6 快速通道互連
2.5.7 輸入輸出單元
2.6 可編程邏輯器件的發(fā)展趨勢
2.6.1 下一代可編程邏輯器件硬件上的四大發(fā)展趨勢
2.6.2 下一代EDA開發(fā)軟件的發(fā)展趨勢
2.7 Ahera公司的CPLD/FPGA產(chǎn)品概述
習(xí)題
第3章 MAX 4-plus Ⅱ開發(fā)工具
3.1 MAX plus Ⅱ的主要特點(diǎn)
3.2 MAX plus Ⅱ軟件設(shè)計流程
3.2.1 設(shè)計輸入
3.2.2 設(shè)計處理
3.2.3 設(shè)計校驗
3.2.4 器件編程
3.2.5 聯(lián)機(jī)求助
3.3 MAX plus Ⅱ在組合電路設(shè)計中的應(yīng)用
3.3.1 建立圖形設(shè)計文件
3.3.2 設(shè)計項目編譯
3.3.3 設(shè)計項目校驗
3.3.4 引腳鎖定
3.3.5 器件編程下載與硬件測試
3.4 MAX plusⅡ在時序邏輯電路設(shè)計中的應(yīng)用
3.4.1 設(shè)計輸入
3.4.2 設(shè)計項目校驗
3.4.3 引腳鎖定
3.4.4 器件編程下載與硬件測試
3.5 參數(shù)可設(shè)置Altera宏功能模塊的應(yīng)用
3.5.1 基于LPM—COUNTER的數(shù)控分頻器設(shè)計
3.5.2 基于LPM—ROM的4位乘法器設(shè)計
3.5.3 基于Ahera兆功能塊的4位流水線加法器的設(shè)計
3.6 MAX plus Ⅱ設(shè)計實例
3.7 實驗
實驗3—1 原理圖輸入設(shè)計8位加法器
實驗3—2 4—16線譯碼器的EDA設(shè)計
……
第5章 Quartus Ⅱ開發(fā)系統(tǒng)
第6章 數(shù)字系統(tǒng)的EDA設(shè)計
附錄A GW48EDA系統(tǒng)使用說明
附錄B 電子資源說明
參考文獻(xiàn)
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